`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/29 22:26:02
// Design Name: 
// Module Name: top_aurora_loop_tb
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module top_aurora_loop_tb(

    );
	
	reg clk;
	reg rst_n;
	
	reg REF_CLK_P;
	wire REF_CLK_N;
	
	initial begin 
		clk = 1'b0;
		rst_n = 1'b0;
		REF_CLK_P = 1'b0;
		#400.1
		rst_n = 1'b1;
	
	end 
	
	always #10 clk = ~clk;
	always #4 REF_CLK_P = ~REF_CLK_P;
	
	assign REF_CLK_N = ~REF_CLK_P;
	
	
	
	wire RXP;
	wire RXN;
	
	
	
	
	
	top_aurora_loop top_aurora_loop(
		.clk 		(clk),
		.rst_n 		(rst_n),
		.led 		(),
		.tx_dis		(),
		
		.REF_CLK_P 	(REF_CLK_P),
		.REF_CLK_N 	(REF_CLK_N),
		
		.RXP 		(RXP),
		.RXN 		(RXN),
		.TXP 		(RXP),
		.TXN 		(RXN)
    );
	
	
	
	
	
	
	
	
	
	
endmodule
























